دراین مقاله کاهش سد پتانسیل کانال ناشی از افزایش ولتاژ درین DIBL و وابستگی آن به چگالی ناخالصی های کانال در ترانزیستورهای اثر میدان فلز – نیمه هادی MESFET) کربید سیلیسم آنالیز و شبیه سازی شده است نتایج نشان میدهند که با اعمال ولتاژ بالا به درین بویژه در مسفتهای کربید سیلیسیمی که نسبت طول گیت به ضخامت کانال آن کوچکتر از 3 است ولتاژ آستانه به شدت افزایش می یابد همچنین افزایش چگالی ناخالصی های کانال اثر نامطلوبی بویژه در ترانزیستورهایی با طول گیت کوچکی دارد یکی از مهمترین نتایج بدست آمده از این شبیه سازی این است که برای کم کردن اثر DIBL در مسفتهای کربید سیلیسیمی بخصوص هنگامی که ناخالصی های کانال از 5×17 10 cm-3 بیشتر است باید نسبت طول گیت به ضخامت کانال بزرگتر از 3 درنظر گرفته شود.
سمانه شربتی – علی اصغر اروجی
گروه مهندسی برق دانشکده مهندسی دانشگاه سمنان