در اين مقاله روشي جديد براي كاهش توان مصرفي در مدارهاي CMOSمعرفي ميشود. با استفاه از اين تكنيك كه MILPناميده ميشود، ميتوان بطور همزمان توان نشتي و توان مصرفي Glitchرا در مدارهاي CMOSكاهش داد. اشاره به اين نكته ضروري است كه با استفاده از اين متد ميتوان براي هر تاخير دلخواه ورودي و خروجي، هر دو مولفهي توان را حداقل كرد. در روش MILP سعي ميشود كه تعداد ترانزيستورهايي كه داراي ولتاژ آستانه بيشتري هستند ماكزيمم مقدار ممكنه را پيدا كنند، چرا كه ترانزيستورهايي كه داراي ولتاژ آستانه بيشتري هستند، جريان نشتي كمتري دارا ميباشند. علاوه بر آن به منظور كاهش توان Glitch سعي ميشود كه با استفاده از حداقل المانهاي تاخير ممكنه اختلاف زماني بين وروديهاي سريع گيتها و وروديهاي كند آنها را به حداقل مقدار ممكنه برسانند. مهمترين خصوصيت اين روش آن است كه مجموعه محدوديتهايي كه در طراحي استفاده ميكند بطور خطي متناسب با تعداد گيتهاي مدار است، لذا امكان بررسي و بهينه سازي مدارهاي بزرگ را فراهم ميكند. نتايج عملي نشان ميدهد كه توان نشتي، توان پويا و كل توان مصرفي براي گيتهايي كه با ابعاد 70nmدر تكنولوژي -در تكنولوژي -BPTM CMOS ساخته شدهاند با استفاده از اين روش به ترتيب %40،%96و%70كاهش يافته است
