اين مقاله روش جديدي براي انتخاب سايز بهينة ترانزيستورها درمدارها دي مجتمع يجيتال CMOSباتوپولوژي ( ارائهDifferential Cascode Voltage Switch Logic) DCVS
ميشود. اين روش مبتني برنتاي يج مدل ساز تاخ ري يگ تهاي DCVSL و الگوريتم ژنتيك است و از آن در طراحي يك تمام جمع كننده DCVSLاستفاده شده است. ابتدا سا زي بهينه براي حصول كمتري ين تاخ ر انتشار مدار محاسبه شده، سپس سايز بهينه نهايي با ملاحظه سرعت، انرژي و مساحت بدست آمده است. صحت نتاي يج با شب يه ساز ثابت شده است
